并行A/D转换器接口

系统可以添加内置 CMOS 并行数字输出的转换器，但需要面对两大问题。首先，若信号传输速度超过 250 Mbps，则信号电平的转换时间较短，以致无法确保传统的单端 CMOS 输出信号被全部接收。若模拟信号转为数字信号之后，无法保证另一端可以接收到这些数字信息，即表示整个信号转换操作无效，因此系统的信号传输速度不能超过它的最高极限。此外，若单端 CMOS 输出信号以极高速度进行转换，会令系统产生大量开关噪音，随之而来的电磁干扰甚至会影响系统的动态性能，为系统设计工程师带来更多麻烦。

采用并行LVDS接口则有助于解决以上两个问题，因为并行 LVDS 接口属于差分信号传输接口，所传送的信号摆幅较小，因此产生极少噪音，可以解决噪音干扰的问题。同时，接口的传输速度可高达 1.7 Gbps。但并行 LVDS 接口也有其缺点，例如，若要输出差分信号，转换器必须为每一位的信号提供两条输出引脚作支持，再者相关的时钟速度如此之高，令捕捉数据倍感困难。

对于取样速度必须高达250 MSPS 以上的转换器来说，并行 LVDS 接口仍然不失为理想的选择。为了提高系统性能及速度，芯片生产商不得不增加引脚数目以作配合。我们当然可以利用极高的取样速度捕捉数据，但这样做实际上并不容易。有一个常用的方法可以解决这个技术问题，那就是改用多路分配操作，尽量将输出数据流分为多条细流，直至接口速度降低至较容易操控的水平为止，代价是增加引脚数目。数据流若采用 DDR 提供的时脉 (亦即输出时钟的两边都可为数据计时)，而并非采用 SDR 提供的时脉，也有助于数据的捕捉（见图1）。

图1 美国国家半导体ADC08D1000的并行 LVDS 输出，这款A/D转换器内置1:2 多路分配电路，可将数据传输速率降低一倍，同时也可将时钟频率再降低一倍 (只适用于 DDR 模式)，以确保数据更容易捕捉(略)


串行时钟/数据/帧接口

便携式医疗设备必须尽量缩小体积以方便携带，因此便携式医疗成像系统，例如超声波扫描系统，必须将许多条数据通道集中在一起，置于小巧的机身之内。这类医疗设备对转换器有严格的要求，例如功率要求极低，而且必须采用 10 至 14 位的A/D转换器，转换速度必须介于 40 至 80 MSPS 之间。为了进一步缩小电路板，系统设计工程师必须采用最高集成度的电路。他们已不满足于只有单或双通道的A/D转换器。对他们来说，转换器的通道越多越好，而且封装必须小巧。但对于芯片厂商来说，这些要求并不容易满足，因为通道越多，芯片所需的引脚便越多，而功耗也越高。芯片商只好采用更大胆的设计及更精密的新一代工艺，以便降低芯片功耗。但可以提供 CMOS 输出的 4 通道 12 位A/D转换器必须至少设有 48 条输出引脚，令芯片商不得不采用较大的封装。
采用 LVDS 并行接口只会令问题更复杂，因为每一输出位需要两条引脚，输出引脚必须增加一倍。部分芯片商于是引进以太网及串行/解串器接口经常采用的接口技术，将输出数据流串行一起并减少引脚数目及缩小芯片封装。

美国国家半导体、德州仪器、Maxim 及 ADI 等公司的多通道 12 位A/D转换器都能以高达 840 Mbps 的速度输出串行 LVDS 数据 (12 位搭配 70 MSPS 转换率相等于 840 Mbps)。这些第一代芯片全都采用同类的时钟/数据/帧 (CDF) 接口（见图2），其特点是数据流各有自己的时钟。这些接口的传输速度可以高达 1 Gbps (12 位搭配 80 MSPS 转换率或 14 位搭配 71 MSPS 转换率)。若采用更高的位速率，输出时钟与数据流之间可能会出现较难控制的歪斜现象，因此这类 CDF 接口并不十分适用于较高的位速度。

图2 美国国家半导体 12 位 4 通道A/D 转换 器所采用的时钟/数据/帧 (CDF) 串行 LVDS 接口。接收器利用两个时钟(即串行时 钟及帧时钟) 将A/D转换器的4条输出 数据流加以解串(略)

对于大部分应用来说，这个速度已很足够，但速度更高的 12 及 14 位A/D转换器需要速度更高的输出接口为其提供支持。其中一个解决办法是采用多路分配电路，将每一串行输出数据流分为两至三条速度较慢的数据流，而数据传输率则降低至只有原来的 1/2 或1/3。但这个解决方案会增加封装所需的引脚数目，例如，采用时钟/数据/帧 (CDF) 串行 LVDS 接口的 12 位、4 通道、150 MSPS A/D转换器若以 1.8 Mbps 的速度传输数据，一般来说都会提供 4 个串行 LVDS 输出数据流及 2 个时钟 (即共需 12 条引脚)。但速度这样快的接口令 FPGA 无法在速度上作出配合，因此无法捕捉有关数据并将之解串。但A/D转换器若加设 1:2 多路分配电路，便可提供 8 条串行 LVDS 输出数据流及 2 个时钟 (即共需 20 条引脚)，这样便可将接口速度减慢至 900 Mbps。虽然这个速度仍不算理想，但目前市场上有一部分 FPGA 只要采用 DDR 时序，便可支持这样快的传输速度。我们甚至可以采用 1:3 的多路分配电路，将每一输出的速度进一步降低至 600 Mbps，以减慢接口速度。但缺点是封装所需的输出引脚必须增至 28 条，位于发送端的串行解串器及接收端的ASIC/FPGA 都不得不采用较大的封装。

编码串行 LVDS 接口

目前，多家芯片及通信设备生产商携手合作，努力为A/D转换器的内置串行 LVDS 接口制定一个速度更高的业界标准。高速传输时，分开传送的时钟及数据流之间可能会出现时钟歪斜，为避免此类现象的发生，系统必须采用自己提供时脉的串行通信。但这样的设计必须利用业界公认而性能可靠的电路将数据先行编码，而有关电路必须能够支持A/D转换器 (发送器) 及 FPGA/ASIC (接收器)（见图3）。

图3 简单的已编码串行 LVDS 接口数据流， 其额外数据传送量极为有限，每一帧最 高只需要增加2 位的数据。这种接口 所需的输出引脚比时钟/数据/帧 (CDF) 接口少，但数据传输速度必须更快，才 可支持通信/同步操作所需的额外位数据(略)

最近 JEDEC 的 JC-16 专案小组投票通过采用一个全新的标准，这表明串行 LVDS 接口技术的发展又向前迈进一步（见图4）。这个全新的 JEDEC 标准详细规定有关的编码协议以及电子信号的技术规格，为系统发送器及接收器的功能作出清晰的界定。该专案小组的成员制定这个全新标准时，高度重视已获业界普遍采用的技术，小组甚至建议新标准应采用 8B10B 类的串行/解串器单元，因为这种单元设计被ASIC/ FPGA 生产商普遍采用。此外，该专案组也建议采用电流模式逻辑 (CML) 的电子接口。业界希望新标准可以保证转换器及相关的信号捕捉电路能够兼容并在运行上互通。

图4 符合 PCI-Express 标准、并有内置时钟 的 8B10B 串行接口的目视图。这幅目 视图显示，符合 PCI-Express 标准的发 送器正以 2.5 Gbps 的速度输出数据(略)

可以自己提供时钟的 8B10B 编码串行接口也有其缺点。为算法进行编码会另外增加信号的数据传输量，因为这些算法一般都会在解串过程中添加一些位数据，以便有足够空间改正错误。ASIC/FPGA 串行/解串器的单元设计原本只是针对特定的通信系统而设，例如利用恒定频率互连线路传送分组数据的通信系统便适宜采用这样的单元设计。转换器的分辨度及速度可以有多种不同的组合，勉强为复杂多变的组合提供相应配合以支持 8B10B 编码数据流，只会徒增更多额外的数据传输量。

此外，虽然 8B10B 串行/解串器单元可以为A/D转换器与 FPGA 芯片之间提供简单的线路互连，但成本较低的A/D转换器芯片不一定设有串行/解串器单元，因此对于成本预算较为有限的设备来说，这个线路互连标准不一定是设计工程师的理想选择。前面提及的时钟/数据/帧 (CDF) 接口可能更适用于这类低成本的产品，因为无论 FPGA/ASIC是否设有专用的串行/解串器接口单元，都可内置这种接口。

结束语

采用高速、高分辨率数据转换器的系统设计工程师应有心理准备，串行接口的应用将会很快普及。上文详细讨论数据转换器与 ASIC/FPGA 之间的联系以及相关的三种主要线路互连设计。每一设计都有其优缺点，不一定适用于所有情况，但可以肯定的是上述三种设计很可能会在未来的一段时间和平共存。系统设计工程师必须根据自己的实际情况选用最合适的接口。