CS6651是一个针对各种图像应用的高性能解决方案，设计用于标准清晰度视频，与ISO/IEC 13818-2标准兼容，并且能够在MP@ML标准下对视频流进行解码操作。

特性

支持累进式扫描和交织流

与ISO/IEC 13818-2 (H.262)兼容

主层次（MP@ML）兼容下的主类

对ISO/IEC11172-2 (MPEG1)进行解码操作

约束参数比特流

针对MPEG2解码的高性能解决方案

支持的输入比特率高达30 Mbps

利用单个27-MHz时钟实现MP@ML的实时解码和显示

支持PAL和NTSC标准清晰度电视（SDTV）分辨率和帧速率

比特流误差检测和恢复

与外部SDRAM无缝接口

能实现独立流解码或主机CPU控制操作

具有主机关断和重启控制功能的完全同步设计

方框图

数字视频广播（DVB）前向纠错（FEC）编解码器功能如图1所示。

图1 编解码器功能方框图(略)

MPEG-2解码器描述

CS6651 MPEG-2解码器为一系列运动图像应用提供了高性能解决方案。该高度集成的半导体知识产权 （IP）设计用于标准清晰度视频，与ISO/IEC 13818-2标准（MPEG-2）兼容，并且能够在MP@ML标准下对视频流进行解码操作。CS6651针对主流消费类应用，并且还可以对MPEG-1（ISO/IEC 11172-2）比特流进行解码操作。

表1 Altera公司用于MPEG-2解码器的器件（略）

CS6651把输入视频流元当作来自于条件存取加密、传输流多路分配器或类似来源的对齐字节。平均输入比特率的最大值是30 Mbps。内核可以在输入流上的默认模式下运行，而无需主机CPU的参与。在这种模式下，图片将被从视频流解码，并且按照正确的显示顺序进行输出。主机CPU可以访问所有信息和控制，来控制解码器的行为，从而实现音频/视频同步、摇摄及扫描与信箱转换、和各种技巧模式。高度可重配置像素流直接存储器存取（DMA）引擎提供了来自于内核的输出。该引擎实现了可调输出视频元件排序，并提供了外部逻辑，可以控制图片的显示。为了满足MP@ML解码的带宽要求，使用了专用SDRAM芯片。这是一款商用64-Mbit SDRAM（采用2M x 32位配置）。

CS6651的目标应用包括：

SDTV的数字电缆和卫星机顶解码器盒

DVD播放器

PC视频硬件加速器

器件利用示例