摘 要: 本文叙述了一种高分辨率图像采集卡的实现方法，本卡由图像采集系统、图像压缩系统和数据上传系统组成，其中图像采集系统负责接收原始的图像数据并对其进行一定的预处理；图像压缩系统负责接收图像采集系统预处理后的数据并进行压缩；数据上传系统负责与PC机的数据交递。本文主要介绍其硬件实现。

关键字:高速AD ； 可编程器件； PCI ；帧存； SDRAM

引言

雷达图像采集处理卡简称雷达卡, 用于对船舶雷达图象信息的采集、处理与传送。船舶航行安全中航行的数据记录是一个重要的环节，信息的数字化、可视化又尤为重要，数字化便于存储、分析，可视化能带来直观的效果。本卡不同于一般的数据采集卡仅是数据的采集，而是完成数据采集的同时形成可视文件。因接口为通用的R、G、B信号，加一块复合视频到分立视频的转换电路，也可完成复合视频信号的采集，所以可广泛用于类似的需要数据记录的场合。

设计方案

随着数字多媒体技术的不断发展，数字图像处理技术广泛应用于可视电话、电视会议、监控系统等各种民用、商业及工业生产领域中。但在这些数字图像处理系统中，一个突出的问题就是数据量庞大，特别是在图像帧率及分辨率要求比较高的场合下，仅用专用的视频压缩芯片Video ASIC、专用的视频信号处理器Video DSP或通用的高性能数字信号处理芯片DSP均无法获得令人满意的效果。

雷达卡是船载航行数据记录仪（VDR）专用的雷达接口，用于记录船舶雷达主显示器上出现的全部信息。这些信息包括任何距离标志、方位标志、电子标绘符号、雷达图、电子海图、航线计划、导航数据、航行警报和在显示器上可见的雷达状况数据。记录的方式如实地再现在记录时所看到的完整的雷达显示。雷达卡输入与船舶雷达主显示器输出的接口方式为: R、G、B信号，采集频率满足图像最高分辩率 1024 768。雷达卡为计算机PCI插件，按32位控制字方式与VDR主机接口，通过VDR主机进行初始化设置相关参数,工作时定时向主机发送经处理和压缩后的雷达图像信息 。

对雷达图像的采集帧率要求不高，仅要求最低在1.5秒内完成一副图像的采集、处理、传输和存储，可看成是对一幅静态图像的采集、处理，但要求高分辨率和无损压缩，特别是针对VGA接口的RGB信号要求在一个刷新周期内完成图像数据的采集，如在60Hz的刷新频率下，行频为48.3KHz,要达到1024 768分辨率,采样率至少是86MHz，需用高速AD；在1024 768分辨率情况下一幅图像的数据将达到2.36M字节，在60Hz的刷新频率下即使PCI总线也不能做到对PC机的实时数据传输，必须使用帧存。因数据量大且不能丢失，需高速的大容量存储器，这样在余下的时间内我们可从容的对数据进行压缩和上传。

为此：我们采用三通道高速并行AD对VGA输出的R、G、B信号进行数字化，用Philips公司的TDA8752，采样率最高可达100MHz，可同时对三色信号进行八位量化；针对分立视频信号的特点采用三片8M字节的SDRAM并行使用同时完成图像R、G、B数据的帧存；桥芯片采用Cypress公司的通用芯片CY 09449，芯片本身带有128KB的双口RAM给数据的处理和提高操作速度带来极大方便；另外一个核心问题是对系统各部分的协作时序逻辑管理，用一片Altera公司的可编程器件FPGA1K100来控制AD采样、SDRAM的刷新、存储和对桥芯片双口RAM的写操作，如图1。

芯片介绍

TDA8752是Philips公司推出的三通道并行AD,可直接对R、G、B信号进行八位量化；片内集成I2C和3_Wire控制单元，可方便地通过总线配置芯片工作方式参数；片内的PLL单元对输入范围在15～280KHz的行频或外部另外时钟进行锁相控制产生高速AD转换时钟，其中的倍频参数通过I2C和3_Wire调节；输入的模拟信号峰峰值适应从0.4V～1V，通过编程变为全量程量化的数字信号；OE端方便取舍，OE无效时数据线呈高阻与下级数据总线隔离；片内还有自动增益、钳位调节环节，方便的通过串行接口进行配置，对图像数据做一定的处理。


图1 采集卡的组成框图（略）

Altera公司的EP1K100系列是性价比较高的可编程逻辑器件，它具有10万等效系统门，核电压为2.5V，端口电压兼容5V、3.3V，工作频率可达250MHz，可满足本卡多电压高频率工作要求。

Cypress公司的桥芯片CY 09449是符合PCI2.2总线规范的功能完善、价格低廉的双端口RAM接口芯片。其中一个端口是PCI接口，适合与PC机通信；另一个端口是本地接口，适合于各类本地CPU通信，其总线通信时钟速率可达50MHz，2个端口均可以独立读/写静态存储SARAM。

CY09449含有128KB双向静态SRAM，可作为主/从设备进行数据传输，支持PCI突发方式及DMA操作，具有I2C功能。当I2C单元工作时包含4组32位FIFO、终端寄存器及SARAM，用于一般存储目的，允许两边CPU在指令级共享SRAM，并通过中断交换信息，还允许通过状态信号相互同步。CY09449可直接与许多处理器相连，省却了粘着逻辑部件。

硬件实现

硬件据功能可划分为：采集和采集管理模块、帧存和帧存管理模块、压缩模块、本地控制单元、PCI桥控制模块。其中采集管理、帧存管理、压缩、本地控制单元合称核心控制逻辑均由一片FPGA完成，框图如图2。

采集部分

要求硬件系统与输入设备之间同步。本卡输入信号从显示器获得，含有峰峰值为1V的模拟R、G、B信号，行、场同步信号，而数据采集严格要求行场同步。在图象处理系统中，主要采用两种同步方式：系统同步和锁相同步方式，由于TDA8752内含锁相单元，而输入信号又有行场信号，故我们采用锁相同步方式，利用行频作为锁相单元输入HSYN连接到TDA8752的CKREF端，通过I2C总线根据PC机要求对TDA8752进行配置改变divn值产生不同的采样率，达到多分辨率可调。TDA8752要求行场信号是正极性，为增加本卡的适应性，加上适配电路自动调整行场信号极性。采样部分是数字和模拟的结合体，为防止干扰采用磁珠对两部分电源的隔离。

核心逻辑控制部分

这部分核心器件是Altera公司的EP1K100，任务是根据不同的分辨率和行场同步信号，控制完成一幅图像的采集、帧存管理和数据的无损压缩，同时和桥芯片通过中断方式交递信息，并启动对桥芯片双口RAM的突发写操作，写完成后通知桥芯片DMA进行数据传输。在这部分要做好三个同步:（1）采集数据流与AD转换同步，保证图像数据不丢不错位；（2）帧存时与SDRAM工作时钟（100MHz）同步，保证数据按指定存放；（3）写双口RAM时，与PCI时钟（33MHz）同步,保证数据上传无误。对于（1）、（2）解决的办法是在FPGA中开辟一定深度的FIFO，形成数据入和数据存储实际上的异步，写FIFO时以从TDA8752引入的转换时钟为节拍，利用场同步与行同步信号产生同步逻辑，达到采集与AD同步；从FIFO读数据即写入SDRAM（帧存）以SDRAM工作频率100MHz，受FPGA生成的计数和地址发生器单元控制写入，克服AD转换与帧存的时钟不同步。对于（3）按PCI时钟同步对双口RAM进行写操作就行。在这部分中还包括对数据的无损压缩－游程编码。

帧存和PCI桥由于采用了FPGA，须将相应功能引脚与无缝的连到FPGA就行，利用FPGA的灵活性，通过编程产生需要的逻辑，完成帧存SDRAM定时自动刷新，以及与桥的信息交递。

图2 模块接口框图（略）


结论

该方案结构合理，各部分模块功能明确，可编程器件的应用又使之不乏灵活性，照此设计的采集卡已成功的满足了用户提出的各项技术要求。