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提高早期设计周期的 LVS 验证效率
利用创新的 Calibre? nmLVS-Recon? 早期验证工具，设计人员可以在早期设计阶段对模块、宏和芯片运行针对性的短路隔离分析和调试。Calibre nmLVS-Recon 短路隔离使用模型专注于实现快速、高效、优先的短路隔离和短路路径调试。
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利用更高效的 LVS 调试提高生产率
RVE 实用工具可帮助设计人员更快速地调试和修复 LVS 错误，而且无需多次运行完整的 LVS。交互式短路隔离提供一种系统化且有优先顺序的短路调试流程。纯文本格式的修复建议可帮助设计人员找到 LVS 比较差异的根本原因，而在版图和电路图视图中高亮显示差异的功能让设计人员可以更快速、更高效地实施修复措施。
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增强 IO 环检查以实现一致、可定制的验证
Calibre PERC IO 环检查框架消除了人工检查，提供一个类似于 DRC 的强大环境，能以 signoff 级质量验证所有 IO 布局规则。IO 环检查器在第一个 LEF/DEF 底层规划上运行，可以对 IO 环布局规则进行早期且全面的检查，能够实现更改，而几乎不会对版图产生影响。快速准确的调试和纠正可确保 SoC IO 环不仅提供所需的保护，而且符合所有 IP 和 SoC 设计规则。
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MaxLinear和 Calibre RealTime Digital：P＆R 中的Signoff DRC
MaxLinear 在底层规划和布局期间运用 Calibre RealTime Digital 接口实现了快速的迭代 signoff DRC 检查和修复。他们不仅减少了批处理 DRC 的总迭代次数，而且消除了最终物理验证 signoff 期间的潜在后期问题（其修复难度要大得多）。采用 Calibre RealTime Digital 接口能够让 MaxLinear 设计人员加快 DRC 收敛速度，在所有节点为所有设计的流片日程均节省数周时间。
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用于连续构建设计流程的快速版图合并
在并行实施期间，通过对 SoC 多次运行全芯片物理验证，设计人员可以在设计流程的早期发现并修复错误。了解如何建立快速、可靠的数据库合并流程，帮助最大限度减少耗时的活动，同时确保快速、准确地解决所有设计问题。
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加快早期设计探索和验证，缩短上市时间
早期阶段芯片级物理验证面临许多挑战。Calibre? Recon 工具支持设计团队在设计周期的早期阶段（此时各种组件尚不成熟）便对整个芯片设计版图进行分析和物理验证。利用 Calibre Recon，设计人员可以使用晶圆代工厂/IDM Calibre sign-off 设计套件快速轻松地找到并解决集成问题，同时缩短 DRC 总运行时间，加快设计收敛，确保实现高质量设计。
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