摩尔定律放缓之际 eFPGA技术迎来了春天

在半导体行业，有一个传奇定律：摩尔定律，自提出以来，半导体产业界在这个规则指导下迅猛发展，在短短半个世纪内把集成电路制造工艺的特征尺寸从微米量级缩小到纳米量级。如今，业界对摩尔定律的质疑声此起彼伏，尤其格芯宣布推出7nm FinFET项目后，英特尔开始延缓7nm工艺的研究进程，摩尔定律将会走向何处？会否消失？我们不得而知，唯一可以确定的是，摩尔定律正在持续放缓，这给半导体产业的走向带来了很多不确定性，也给eFPGA带来了更多的机遇。

Achronix在FPGA领域深耕多年，拥有自己的FPGA开发技术，在FPGA领域总是不断创新，这也能在用于人工智能、机器学习和网络硬件加速应用的第四代Speedcore eFPGA IP中得到体现，为业界树立了领先性能、功耗和成本的标准，Speedcore嵌入式FPGA IP成为业界唯一经过流片验证过的嵌入式FPGA技术。近日，Achronix推出其第四代嵌入式FPGA产品Speedcore Gen4 eFPGA IP，以支持客户将FPGA功能集成到他们的SoC之中。该eFPGA独立器件将在明年上半年量产，采用台积电（TSMC）最新7nm工艺。据悉，他们也是第一家向SoC开发公司提供量产eFPGA IP的公司。

Achronix市场营销副总裁Steve Mensor

Achronix市场营销副总裁Steve Mensor称，相较于上一代产品，Speedcore Gen4将性能提高了60％、功耗降低了50％、芯片面积减少65％，同时保留了原有的Speedcore eFPGA IP的功能，即可将可编程硬件加速功能引入广泛的计算、网络和存储应用，实现接口协议桥接/转换、算法加速和数据包处理，提供了以前仅在ASIC中才能实现的硬件加速平衡。同时，新的机器学习处理器（MLP）单元模块可为人工智能/机器学习（AI/ML）应用提供高出300％的性能。

“不同应用对于计算的要求不同，如果需要通用灵活性，CPU最合适，如果是专用场景，ASIC最强，但在应用上不灵活。GPU和FPGA是最适合AI计算应用，只不过，GPU更适合云端计算，而FPGA则是边缘计算。”Steve Mensor介绍道。在Speedcore Gen4架构中，Achronix将机器学习处理器（MLP）添加到Speedcore可提供的资源逻辑库单元模块中。MLP模块是一种高度灵活的计算引擎，它与存储器紧密耦合，从而为人工智能和机器学习（AI / ML）和高数据带宽应用的爆炸式需求，提供了支持。

除以上优势之外，Speedcore Gen在解决带宽爆炸问题、最佳的人工智能/机器学习加速器、架构性创新提高系统性能也是Speedcore Gen4的亮点之处。

解决带宽爆炸问题

固定和无线网络带宽的急剧增加，加上处理能力向边缘等进行重新分配，以及数十亿物联网设备的出现，将给传统网络和计算基础设施带来压力。这种新的处理范式意味着每秒将有数十亿到数万亿次的运算。传统云和企业数据中心计算资源和通信基础设施无法跟上数据速率的指数级增长、快速变化的安全协议、以及许多新的网络和连接要求。传统的多核CPU和SoC无法在没有辅助的情况下独立满足这些要求，因而它们需要硬件加速器，通常是可重新编程的硬件加速器，用来预处理和卸载计算，以便提高系统的整体计算性能。经过优化后的Speedcore Gen4 eFPGA已经可以满足这些应用需求。

Speedcore Gen4是最佳的人工智能/机器学习加速器

除了计算和网络基础设施的通用要求之外，人工智能/机器学习还对高密度和针对性计算产生了显著增加的需求。与以前的Achronix FPGA产品相比，新的Achronix机器学习处理器（MLP）利用了人工智能/机器学习处理的特定属性，并将这些应用的性能提高了300％。这是通过多种架构性创新来实现的，这些创新可以同时提高每个时钟周期的性能和操作次数。

新的Achronix机器学习处理器（MLP）是一个完整的人工智能/机器学习计算引擎，支持定点和多个浮点数格式和精度。每个机器学习处理器包括一个循环寄存器文件（Cyclical Register File），它用来存储重用的权重或数据。各个机器学习处理器与相邻的机器学习处理器单元模块和更大的存储单元模块紧密耦合，以提供最高的处理性能、每秒最高的操作次数和最低的功率分集。这些机器学习处理器支持各种定点和浮点格式，包括Bfloat16、16位、半精度、24位和单元块浮点。用户可以通过为其应用选择最佳精度来实现精度和性能的均衡。

为了补充机器学习处理器并提高人工智能/机器学习的计算密度，Speedcore Gen4查找表（LUT）可以实现比任何独立FPGA芯片产品高出两倍的乘法器。领先的独立FPGA芯片在21个查找表可以中实现6x6乘法器，而Speedcore Gen4仅需在11个LUT中就可实现相同的功能，并可在1 GHz的速率上工作。

架构性创新提高系统性能

与上一代Speedcore产品相比，新的Speedcore Gen4架构实现了多项创新，从而可将系统整体性能提高60％。其中查找表的所有方面都得到了增强，以支持使用最少的资源来实现各种功能，从而可缩减面积和功耗并提高性能。其中的更改包括将ALU的大小加倍、将每个LUT的寄存器数量加倍、支持7位函数和一些8位函数、以及为移位寄存器提供的专用高速连接。

其中的路由架构也借由一种独立的专用总线路由结构得到了增强。此外，在该路由结构中还有专用的总线多路复用器，可有效地创建分布式的、运行时可配置的交换网络。这为高带宽和低延迟应用提供了最佳的解决方案，并在业界首次实现了将网络优化应用于FPGA互连。