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关于本次座谈

座谈简介

參加這次線上座談會,您將會學到如何使用通過系統集成降低整個成本,如何採用FPGA最大限度地降低風險,如何採用FPGA替代ASIC來縮短產品走向市場的時間以及採用低成本Cyclone II FPGA代替ASIC和ASSP所帶來的種種好處.

精彩问答

主题:取代ASIC 設計好選擇：使用新型低成本FPGA進行系統集成
在线问答:
[问：luogongqiang] 如何计算功耗？如何判断需要选择多大规模的可编程器件？ 
[答：Sam] 茂綸(GFEC).Andy 1. That is not availbale now, later ALTERA will sumbit it. 2. You can use QUARTUS II to compile your HDL code, from the report file, you will know the usage of the device, and then you will know which device you can choose.  [2004-11-16 10:33:04]
[问：Deng] FPGA可以实现MPEG4的编解码吗？在实现MPEG4编解码方面有实例吗？ 
[答：Sam] 茂綸(GFEC).Andy YES, YES, I know some Masters use it for their topics.  [2004-11-16 10:33:59]
[问：chunsen] 请问ＦＰＧＡ与ＣＰＬＤ、ＧＡＬ的区别在哪？ 
[答：Mark] 最主要的区别是在容量和工艺方面，fpga的容量最大，gal容量最小  [2004-11-16 10:35:42]
[问：wangshuan] 請舉例說出如何應用FPGA design application於汽車電子，並取代general μP、ECU的原因?   tks. 
[答：Daniel] 主要原因是FPGA内嵌的软核CPU非常灵活，可根据需要进行配置，也可以多个一起工作。成本低也是另一个重要原因，对NIOSII，它的成本才$0.35。比如说现在的汽车里有很多的传感器，控制装置，通过不同的CPU来采集数据并控制，这些完全可以通过配置多个NIOS软核来替代  [2004-11-16 10:36:24]
[问：fwdelta] 在硬件乘法器资源不够的情况下，如何实现更多的乘法运算？ 
[答：Sam] 茂綸(GFEC).Andy Just coding, QUARTUS will use LEs to implement the DSP function, but the speed will be lower than DSP.  [2004-11-16 10:38:18]
[问：ty010496] 一个开发课题需解二阶微分方程组,能用Cyclon实现吗? 
[答：Sam] 茂綸(GFEC).Andy YES, FIR or IIR, there are IPs available in ALTERA web site, open code plus.  [2004-11-16 10:39:38]
[问：zzkeng] 如果想用Cyclone开发板实现测试的功能，就是用它来去测量另一块电路板的制造缺陷。具体实现起来，有什么要特别注意的问题吗，难点又在哪里？大致的思路又是怎样的呢? 
[答：Mark] 没有特别的注意事项，只要注意电压的匹配以及一些保护电路的设计就行了  [2004-11-16 10:40:11]
[问：SZYWZX] 这些低成本的FPGA有哪些型号，速度能达到多少？内部一般有些什么配置?谢谢 
[答：Daniel] 对CycloneII，有以下型号EP2C5,EP2C8,EP2C20,EP2C35,EP2C50,EP2C70 速度和你选用的速度等级和逻辑设计有关 内部有PLL，RAM，乘法器   [2004-11-16 10:41:01]
[问：hweid] ASIC和ASSP和FPGA的具体区别在哪，能详细讲一下吗？ 
[答：Susan] ASIC is specify IC that specially for indiviaul cusotmers (Customer Make). ASSP is the standard part that you can buy in the market.  You need to evaluate whether it is fit for you. FPGA is programmable device that you can put any design by yourselve.  [2004-11-16 10:42:00]
[问：jasonfuaa] 由于目前fpga的工作速度越来越高，但是在PCB板上布高速时钟线是比较头疼的事，所以我想知道CYCLONE II是否支持时钟倍频功能，这样就可以在fpga外部提供较低的时钟？ 
[答：Mark] CYCLONE II支持时钟倍频功能及分频功能  [2004-11-16 10:42:13]
[问：fwdelta] 在FPGA上验证通过的系统能否进行IC流片？ 
[答：Daniel] 不能，如做ASIC，必须做后端流程  [2004-11-16 10:43:27]
[问：riello] 请问:功能仿真正常后，用作编译，综合时需要做很多限制，一般要考虑那些? 有好的经验可以教我吗? 
[答：Mark] 主要是时序方面的限制，您可参阅QII 的帮助来约束您的时序。  [2004-11-16 10:44:34]
[问：hugoshiuaa] 用到dsp时，设计软件是单独的，还是嵌在quartus中间？  
[答：Elliott] 茂綸(GFEC).ELLIOTT 您是指說，利用FPGA來設計DSP的話，可以使用QUARTUS, 寫HDL的電路架構，又或者，使用ALTERA DSPBuilder來設計，也是很方便的，都是在單一環境下工作的。 elliott  [2004-11-16 10:46:14]
[问：meteor_chu] 我用DSP builder做了一个空间矢量脉宽调制（SVPWM），其中用了较多的浮点乘法运算，结果占用太多资源，主要是乘法器占用，请教一下如何才能有效地减少乘法器占用的资源，同时实现相同的功能？ 
[答：Mark] 请使用内嵌的dsp块实现,  [2004-11-16 10:47:44]
[问：divaashiu] How can I getting start with the FPGA, what different between DSP and FPGA?  
[答：William] 1). A good place to start learning about FPGA technology is through FPGA vendor web sites. e.g Altera... 2). In addition to common signal processing operations that require Fast Fourier Transforms (FFTs) or intensive filtering, the hardware math optimizations that distinguish DSPs from general purpose processors can be used for a wide range of applications.  FPGA was based on re-programmable features to implement digital design functionality.  [2004-11-16 10:49:23]
[问：sllin11] 我正在做一个TFT显示项目，要求具有视频画面存储功能。想用CPLD或FPGA做一个内存接口，是否可行，另外成本如何。 
[答：Mark] 这个方案可行，您可参阅我们在Ram 接口方面的参考设计。成本与您选用的器件及需求有关  [2004-11-16 10:50:04]
[问：m041116] 如何才能消除设计过程中产生的毛刺对逻辑功能的影响？有那些FPGA器件可以输入模拟信号呢 
[答：Elliott] 茂綸(GFEC).ELLIOTT dear sir you can use synchronization design to remove, and all altera FPGA can use Quartus simulation tool to simulate. elliott  [2004-11-16 10:50:23]
[问：lbgy] MCU与FPGA（CPLD）的综合开发板哪有买的，有没有￥500价位的？ 
[答：Susan] Currently we have the Cyclone board that can use to devolop the NIOS.  The pricing is USD$500.  [2004-11-16 10:52:24]
[问：chunsen] 如果是学生,购买Cyclon开发装置能享受教育折扣吗?应如何操作? 
[答：William] Yes, we do have university program for students.  Please contact sales representative for further information.  [2004-11-16 10:52:36]
[问：dutic@dlut.edu.cn] 请问，介绍Cyclone II时说：其具有MCU、DSP、ADC/DAC等功能，这些功能是以功能单元出现的？还是以IPcore的形式出现的？谢谢！ 
[答：Daniel] 对MCU，即NIOS或NIOSII，可以通过IP core配置， DSP主要是指片内有专用的乘法器，而不是IP core实现的， ADC/DAC是指与外接的AD,DA的接口，同样也不需要IP core来实现  [2004-11-16 10:53:19]
[问：greg828] 相关的设计软件及硬件编程设备如何提供? 
[答：Sam] 茂綸(GFEC).Andy You can download it from ALTERA WEB SITE as bbelow for free, Quartus II Web Edition , https://www.altera.com/support/software/download/sof-download_center.html  [2004-11-16 10:56:12]
[问：jasonfuaa] 有时设计做了改动后，可能改动很小，但是做时序仿真的时间很长，有什么好的办法？谢谢 
[答：Susan] We will have incremental systhesis in QII version 4.2 and incremental filter in the future.  It only will systhesize the part that you make the change and it will help to reduce the fitting and simulation time.  [2004-11-16 10:59:31]
[问：wuja] 目前ATERA對CYCLONE II可以實現的CPU Core有哪些? 效能如何? 
[答：Sam] 茂綸(GFEC).Andy NIOS2: 32-Bit RISC Processor, More Than 100 DMIPs 8051 and others: Depends on your codes and speed grade of FPGA.  [2004-11-16 10:59:53]
[问：encaon] 如果我需要用5000左右的LE,可以选择那些fpga(cyclone系列)? 
[答：Sam] 茂綸(GFEC).Andy EP1C6, 6000LEs, 1.5V  [2004-11-16 11:00:56]
[问：coolmyp] 请指出Cyclone 2较Cyclone相比最大、最重要的区别在哪里？谢谢。 
[答：Daniel] 性能更高，占用资源更少  [2004-11-16 11:01:14]
[问：meteor_chu] 我是从事DSP编程工作的，请问FPGA&ASIC是用什么编程的？主要是用在什么地方？ 
[答：Frank] 茂綸(GFEC).Frank FPGA 是以HDL(VHDL or verilog )之語法編寫DSP的架構或配合DSP Builder 來使用，AMP&ASIC 也是使用HDL,但各家有各家不同工具來實現。  [2004-11-16 11:03:03]
[问：DirectCG] 在MAX+plus下用VHDL编程，其中MDI、CLK为我的输入信号，为什么在编译完成后，确提示这两个信号ignored unnecessary,这两个信号肯定使用啦，怎么办? 
[答：Daniel] 被优化掉了，请重新检查设计  [2004-11-16 11:04:36]
[问：ty010496] 用altera芯片做设计，在quartus下和modelsim下的时序仿真相差很多，是何原因？ 
[答：Mark] 请检查您的时序仿真文件是否有效的加在modelsim的仿真下   [2004-11-16 11:06:38]
[问：zzkeng] 想在Nios或者NiosII系统上加上千兆网的接口，请问：CycloneII能达到这么高的速率吗?加入Cyclone可以达到，那么NiosII系统上面运行的LWIP可以达到这个速度吗？ 
[答：Elliott] 茂綸(GFEC).ELLIOTT DEAR SIR CYCLONEII HIGH SPEED LVDS 805Mbps, so can"t upto 1000M, and  LWIP is software IP so it depend on device. elliott  [2004-11-16 11:07:06]
[问：jlqsczw] cyclone II 中可使用的PCI接口IP有哪些，哪个使用最方便，价格最低。 
[答：Sam] 茂綸(GFEC).Andy 1.Master, Target / 64, 32bits 2. Target 32  [2004-11-16 11:07:32]
[问：kllyj2008] 如果现在想要在NiosII系统中添加千兆网接口进来，但是有一个问题就是市面上的网卡都是PHY的，那么MAC部分的协议我想问一下你们有IP可用吗? 
[答：Mark] 有相应的IP请参阅连接 http://www.altera.com/products/ip/communications/ipm-index.jsp 取得关于GE IP core的详细信息，  [2004-11-16 11:08:28]
[问：maeleton1] 市场上有相关的较便宜的CYCLONE 及 CYCLONEII　评估板吗？ 
[答：Sam] 茂綸(GFEC).Andy YES, Please contact with 茂綸(GFEC) sales.  [2004-11-16 11:08:29]
[问：encaon] 如何免费获得Altera的开发软件？如：MAXPLUSII等开发工具 
[答：Elliott] 茂綸(GFEC).Elliott you can go to altera web to download QuartusII Web editon, license is free .(http://www.altera.com) elliott   [2004-11-16 11:09:06]
[问：kangkang] 使用MAX+PLUSii时,如何使用软件包中的IP核? 
[答：Frank] 茂綸(GFEC).Frank 基本上MAX+PLUSII 已經是過去之產品 目前來說IP都是安裝於QII使用，故不建議使用MAX+PLUSII  [2004-11-16 11:09:31]
[问：hugoshiuaa] 由于ASIC本省具有SOPC无法比拟的优越性，现在流行的是SOPC和ASIC相结合，请问Altera取代ASIC最重要的理由和原因是什么啊？谢谢你的回答！ 
[答：William] The major concept is low-cost and quck turn-around time.  Altera can offer state-of-art FPGA to  implement complex SOC design easily with mask-cost saving.  [2004-11-16 11:10:00]
[问：zhngjnpng911] 不同的逻辑综合工具其各自的特点都有哪些，不同厂家的FPGA应对应于采用哪一种综合工具才能使综合出来的结果能最大限度的发挥该FPGA芯片的性能？ 
[答：Mark] 最大限度的发挥该FPGA芯片的性能关键的还是靠代码的规范性和对器件的理解。  [2004-11-16 11:10:44]
[问：ty010496] 以前从来没有用过nios，看到这么多它的讨论，感觉可能很好，我想要学习用法，从哪里开始？ 
[答：Susan] You can visit our website to find more information about it.  For any more detail discussion, you may contact our distributors or send a requst to sopcworld@altera.com  [2004-11-16 11:11:06]
[问：zhngjnpng911] 请问门数和宏单元数有什么区别，怎么确定自己的设计需要多少门的芯片呀 
[答：Daniel] 门数是指数字芯片内最基本的单位，如or门，and门等 而宏单元是指可编程芯片内的逻辑单元，它里面已包含很多的门，可实现基本的功能，各种大容量的可编程芯片也都是由宏单元组合起来的。  [2004-11-16 11:11:21]
[问：zhngjnpng911] 现在很多器件的工作电压都很低,FPGA设计低电压集成电路时应注意什么？ 
[答：Mark] 请注意IO的电平规范就和fpga本身的设计规范就行了  [2004-11-16 11:11:48]
[问：Deng] FPGA中的时序设计如何进行验证?它的成功率大约有多少?和实测会有多大差别? 
[答：Sam] 茂綸(GFEC).Andy 1. QUARTUS timing simulation and timing analysis report. 2. 100% 3. It is worse case in Quartus, so it will show better on physical device.  [2004-11-16 11:12:49]
[问：kllyj2008] 请问一下综合时时序限制如何做，那些是需要特别注意的？ 
[答：Elliott] 茂綸(GFEC).Elliott dear sir you can use Quartus Timing setting to set your clock , and to see your timing report if is red word , you must modify your design or your timing setting. elliott  [2004-11-16 11:14:01]
[问：maeleton1] 我公司使用过STRATIX，现在想用Cyclone II 做一款图象处理方面的产品，内嵌一个NIOSII是否可以，什么时候可以购买到芯片和评估板。 
[答：Daniel] 当然可以。芯片和评估板目前还没有，在明年第一季度会提供工程样片  [2004-11-16 11:15:06]
[问：m041116] 如何才能提高对于FPGA/CPLD设计的效率,避免出现毛刺和倾斜?  
[答：Mark] 请避免使用异步逻辑  [2004-11-16 11:15:37]
[问：m041116] 请问如何解决FPGA上电过程中I/O管脚状态的不确定性对与FPGA互连器件的影响？ 
[答：Sam] 茂綸(GFEC).Andy 1. During the configuration, these pins will be tri-state, so if you would like to make sure the status of I/O pins in the phase, you can add 10K~50K resieters on these pins to weakly pull high or low. 2. There is no effect for FPGA  [2004-11-16 11:18:39]
[问：riello] 我们正考虑把公司的产品用FPGA改进，用哪种芯片更好？我们做得是医用电刀，另外MAX2比MAX好在哪？ 
[答：Frank] 茂綸(GFEC).Frank 1.一般來說Altera 愈新的device cyclone stratix cycloneII StratixII 的架構功能都會比一般來的更好。 2.MaxII 是.18um的新製程且他的架構已經是一個小型的FPGA只是把configuration rom 包在裡面，所以它的performace及cost 都會比較好，且它內含一個8kbit之user flash 可讓使用者更方便利用。  [2004-11-16 11:19:40]
[问：Deng] FPGA的设计软件有那几种?是否只适用于某个公司的产品? 
[答：Susan] The software support  Altera devices is Quartus II version 4.1 sp2 now.  You may use other 3rd party software (like Synopsys, Mentor Graphic etc) to do the systhesis and simulation.  [2004-11-16 11:19:57]
[问：riello] 在使用CYCLONE芯片的时候,程序能够正常的下载,可是EP1CS1上电工作的时候在IO口不能正确的工作,NCSO信号不是上电后一个脉冲为低,而是连续的选通脉冲,不知道是什么原因? 
[答：Sam] 茂綸(GFEC).Andy Could you please make sure the circuits between EPCS1 and CYCLONE and connector are match ALTERA reference circuits, and the voltage is also correct, 3.3V? IF you still cannot reslove your issue, please contact your ALTERA FAE.  [2004-11-16 11:21:51]
[问：kllyj2008] 我用MAX3128做了2路计数器，2路都是调用同一个计数程序。在用QII 3.0编译了很长时间后终于通过了，占用了总资源的95％。但是有1路一切正常，但另外一路就不对了。请问：是不是资源用的太多了，需要换用更大容量的芯片？是不是在软件上还有其它解决方法？ 
[答：Elliott] 茂綸(GFEC).Elliott dear sir: 資源用的太多，有時會造成data delay的關系，又或者是採用非同步設計所造成的，您可從report上看出，又或者您可下timing constrain, 試試。 elliott  [2004-11-16 11:23:40]
[问：encaon] 如果刚开始学习fpga，应从哪里入手呀? 
[答：Susan] WE do have tutorial in QII softwarethat helps you to understand FPGA design flow.  You may get the QII software at www.altera.com or contact our distributors for more information.  [2004-11-16 11:26:04]
[问：maeleton1] 我在使用ACEX1K中，遇到将5V同时变换到3.3V、2.5V时，上电配置经常不顺利，后来将5V先变换到3.3V再变换到2.5V，上电配置没有问题了。请问，Cyclone II是否存在上电顺序问题 
[答：Mark] 请参阅Handbook上关于上电的要求，只要您的单板设计符合相应器件的上电要求就不会有问题  [2004-11-16 11:28:58]
[问：coolmyp] 我曾经使用过Cyclone EP1C6，在下载程序代码配置到rom里的时候，出现一个情况：quartus提示我配置成功，但是用逻辑分析仪看到并没有配置成功。硬件等都正常。请问是何原因？谢谢。 
[答：Frank] 茂綸(GFEC).Frank 請問你是否作過完整之timing simulation 在你的設計上，因為如果你只作functional simulation 的話 並不能作證你的電路是可以順利work。  [2004-11-16 11:29:20]
[问：encaon] 在FPGA的实际设计中，可能会出现这样的情况：由于某种原因使得管脚的输出错误，重新将程序写芯片，就会使管脚输出正常.请问FPGA中的资源是否能够在设计文件中进行定位，也就是说达到门级的对应？能否进行人为的调整，使程序的资源配置更优化？谢谢。 
[答：Mark] 可以  [2004-11-16 11:29:56]
[问：hugoshiuaa] 如何确定时钟频率和时钟偏斜的最佳关系?抖动关系呢?  
[答：Mark] 需要看您的系统需求，不同的应用情况是不同的，您可在pll中调节这些参数  [2004-11-16 11:31:37]
[问：encaon] 用FPGA实现与DSP(例如ADSP2106)相同的信号处理程序（例如FFT4096点），系统设计的难度（硬件调试和软件编程）是否更大? 
[答：Sam] 茂綸(GFEC).Andy 1. Sorry, I have not the comparison, but if you would like to get more accuracy, you can use QUARTUS II and choose STRATIX device to do timimg simulation to verify it.  [2004-11-16 11:32:01]
[问：m9002008] 怎样选择芯片，才能得到最好的性价比？ 
[答：Elliott] 茂綸(GFEC).Elliott dear sir: 可從您的Project所需的腳數、要求的speed及spec.來尋找，一般來說，FPGA的性能及容量均很高，且ALTERA也有LOW COST 的FPGA 如CYCLONE SERIES AND ACEX 1K。 ELLIOTT  [2004-11-16 11:32:41]
[问：jlqsczw] 在cyclone的设计中，上载管ASDI，CS被复用为输出管脚，这样做可以吗？ 
[答：Elliott] 茂綸(GFEC).Elliott DEAR SIR: 若您想用這些腳位當一般I/O使用，就不能拿來做download 電路。thanks elliott  [2004-11-16 11:35:42]
[问：jlqsczw] 怎样定购IP核？ 
[答：Sam] 茂綸(GFEC).Andy 1. You can download these IPs(Open Core Plus)from ALTERA WEB SIT and try it for free. http://www.altera.com/products/ip/ipm-index.html 2. It can generate a time-limited sof file for physical board testing. 3. If you finished the testing on your board, you can contact with ALTERA sales for purchase IP license, and then one more time complie, you can get the non-limited programming file.  [2004-11-16 11:37:14]
[问：fwdelta] 在電路設計中,使用上一級Register的輸出直接作為激發下一級Register的CLK,如果確定其間无任何Combinational電路,請問是否還是會有CLK毛刺問題? 
[答：Frank] 茂綸(GFEC).Frank generally, if there are no combinational ciruit in your design,the glitch is not produced.  [2004-11-16 11:38:08]
[问：luogongqiang] 什么时候可在北京代理处买到Cyclone II 
[答：Daniel] 明年第一季度会有工程样片，最快的量产芯片EP2C35在明年三月份  [2004-11-16 11:39:12]
[问：m9002008] 这种器件的价格和封装我们很关心，您能简要的说说吗？ 
[答：William] You may login to Altera webstie to check the package.  As to price, please contact sales representative for further information.  [2004-11-16 11:39:57]
[问：lbgy] 我现在还未使用类似产品，想问贵公司倾向于哪种语言开发产品？ 
[答：Daniel] Verilog或VHDL或AHDL都可以，主要取决于你的习惯  [2004-11-16 11:40:24]
[问：maeleton1] FPGA器件时钟的引入问题；通过I/O和通过规定的时钟端口两钟方法各有什么不同的特点？ 
[答：Sam] 茂綸(GFEC).Andy 1. Through I/O pins, just like a car go to a roed of countryside, speed cannot be higher, but there are many I/O pins can be use. 2. Through dedicated clock pins, just like a car go to highway, you can get a high speed, but these pins are limited numbers.  [2004-11-16 11:41:39]
[问：fwdelta] 时钟偏斜主要有什么引起的？时钟延迟呢？如果我想增加延迟一般怎么做？ 
[答：Elliott] 茂綸(GFEC).Elliott dear sir: skew最主要由物理性電位的爬升所引起的，而delay也是，若在fpga的話，較短的可由routing 來解決，較長的則可使用計數的方式，又可使用shift Register等等。 elliott  [2004-11-16 11:42:28]
[问：hugoshiuaa] 对于同步电路来说，假设数据都是在时钟沿上升时改变，这和要求的固定建立时间，保持时间有矛盾吗？ 
[答：Frank] 茂綸(GFEC).Frank QII calculates the setup time and hold time with th = clock delay - data delay + intrinsic thold tsu = data delay - clock delay + intrinsic tsu so the th and tsu is not fixed. only intrinsic th and intrinsic tsh are fixed.  [2004-11-16 11:43:07]
[问：ty010496] 一般在哪种类型的产品中这种替代方案才具有成本优势？ 
[答：Daniel] 市场变化很快的产品，比如数码消费类产品，通讯类的一些标准不定的产品  [2004-11-16 11:44:05]
[问：maeleton1] 在FPGA设计中,如何控制同步时钟的数量?它在FPGA中如何分布才更合适? 
[答：Sam] 茂綸(GFEC).Andy 1. It is depends on your design, how many clock you used. 2. Quartus II can automatically  optimize the place and route.  [2004-11-16 11:44:31]
[问：m9002008] 最高频率可以达到多高? 
[答：Daniel] 看芯片的速度等级及设计。  [2004-11-16 11:45:04]
[问：fwdelta] 在flash fpga中每次编译后结果相差比较大，是什么原因？不知到可不可以在编译时将原来的固定，只编译修改过的地方呢？ 
[答：Mark] 对FPGA可以将原来的编译结果固定，只编译修改过的地方。  [2004-11-16 11:45:29]
[问：sllin11] 在FPGA的设计中，怎样处理好两个时钟域之间交换数据时带来的多稳态问题？ 
[答：Daniel] 用双寄存器进行时钟域切换，或使用双口RAM  [2004-11-16 11:47:41]
[问：tlyangbenq] 一個同步電路,如何避免每一次電路修改及重新編程後時序結果不相同的問題? 
[答：Sam] 茂綸(GFEC).Andy 1. Could you please contact with 茂綸(GFEC) FAE? Basiclly in the synchronous design, it should not happen.  [2004-11-16 11:47:50]
[问：DirectCG] FPGA和DSP通过DSP的地址线和数据线进行数据交换，需要注意什么？ 
[答：Daniel] 按照接口的时序要求进行操作，不需要特别注意什么  [2004-11-16 11:48:51]
[问：coolmyp] 和上个问题有关（2004-11-1611：29：20）。我在配置的时候也可以成功。但是不是每次都成功。如果我把设计中的系统时钟频率降低一半，配置一次。然后，再恢复到正常的时钟，再配置就ok。如果不如此，就不是每次都可以配置成功。请问这是怎么回事？ 
[答：Sam] 茂綸(GFEC).Andy 1. Could you please try the newest QUARTUS II 4.1 SP2? and if it is also cannot reslove your issue, I suggest taht you contact with ALTERA FAE to co-work for the issue.  [2004-11-16 11:49:51]
[问：zhngjnpng911] 能否简单介绍一下Altera FPGA系列及其性能特点？ 
[答：William] Altera offer various of FPGA families including: High-density FPGAs: Stratix, StartixII Low-cost FPGAs: Cyclone, CycloneII Transceiver FPGAs: Startix GX Low-density FPGAs: Apex, Flex...  [2004-11-16 11:50:44]
[问：greg828] 新型低成本FPGA有哪几款？它们分别需要哪些软硬件支持？ 
[答：Daniel] EP2C5,EP2C8,EP2C20,EP2C35,EP2C50,EP2C70 需要最新的QuartusII支持  [2004-11-16 11:53:03]
[主持人：ChinaECNet] 恭喜您，网名为wangshuan經過電腦抽獎您在本次座談中獲得一部MP3播放器。請網名為wangshuan的用戶與中電網聯繫(8610-82888222-7009 或 lilin@chinaecnet.com)。  [2004-11-16 11:54:26]
[问：hugoshiuaa] 有8051 IP吗？ 一个能放入8051 IP的FPGA价格大约是多少？ 
[答：William] Altera have Nios, NiosII to be able implement the same controller as 8051, and even more powerful. Altera have Cyclone, Stratix development kit which included Nios processor. As to price, please contact sales representative for more information.   [2004-11-16 11:56:59]

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