| 主题:在FPGA应用中优化信号完整性 |
| 在线问答: |
| [问：sfw] |
1、CPLD一般可以承受多大的上下过冲？如何处理CPLD I/O引脚信号上下过冲过大的问题？如何调节CPLD的管教驱动能力？
2、对CPLD局部的宏单元资源紧张的问题，一般有那些处理方式？这些处理对信号完整性是否有影响？ |
| [答：Timerr] |
CPLD的引脚一般可以承受标称电压的10%的上下过冲，一般的处理上下过冲的方法是加滤波电容。
CPLD的引脚驱动电流可以在AE中采用约束完成，分成几档最大24ma进行调节
对于CPLD局部的宏单元资源紧张的问题，一般采用变更引脚分配的方法，将逻辑密度较大的区块对应的引脚分散化处理，会收到较好的效果，对于信号完整性没有直接影响 |
[2006-2-23 10:37:02] |
| [问：afobbi] |
在FPGA的时序设计中经常产生毛刺，请问如何避免? |
| [答：Daniel] |
用示波器观察毛刺，分析来源，如异步电路产生，使用同步电路设计；如由于其它型号的干扰，则要消除外来的干扰源，可通过阻抗匹配，滤波，隔离等方法解决 |
[2006-2-23 10:37:23] |
| [问：frogfeng] |
信号从FPGA内部产生，从普通管脚输出，再从全局时钟脚环回芯片内部作为系统时钟。请问这样做法多吗？这样做法有什么主意事项？谢谢。 |
| [答：Wayne] |
一般不推荐这样使用
这样使用 你的目的是什么呢 ,为什么要到片外来环回 其实很多问题是可以通过设计来解决和回避的 |
[2006-2-23 10:37:36] |
| [问：pangzhijun] |
在FPGA中移植nios内核，它的性能与通用单片机的性能有何差别？通协优化能否减小这差别？
谢谢！！ |
| [答：Gary] |
NIOS II is the soft core(There are three type--Fast,Standard,economy
),MCU is the hard circuit.Nios II"s target device is FPGA,it has relationship
with FPGA. Optimize method can"t reduce the difference.It has relation
with core type and FPGA select. |
[2006-2-23 10:37:54] |
| [问：idiodynamics] |
您的信号完整性仿真是采用了那个仿真平台？ |
| [答：Zheng] |
我们很多客户使用的是Cadence的SPECCTRAQuest |
[2006-2-23 10:40:10] |
| [问：guoty] |
PECL电路如何端接(Stratix)? 50欧电阻应该接到1.3V(Vio=3.3V),没有1.3V电源怎么办？能用内核1.2V电源代吗？如果直接接地行吗？又电阻的引脚应该选择在什么地方连接为好？ |
| [答：Johnwei] |
Stratix直接支持3.3v PECL接口。如果采用直流耦合，接收端只需要100欧姆差分匹配电阻。如果采用交流，可用电阻分压实现1.3V。匹配电阻均靠近接收端放置 |
[2006-2-23 10:40:11] |
| [问：infor] |
为什么优化I/O和优化最高频率时钟有先后关系？ |
| [答：Gary] |
IO timing optimize should be finish in Schmatic design,and the Fmax
timing optimize is the logic circult optimize in FPGA. |
[2006-2-23 10:41:07] |
| [问：pangzhijun] |
FPGA设计高速接口在芯片的管脚配置是和外围PCB线路上应注意哪些问题？谢谢！！ |
| [答：Jackson] |
Altera的FPGA支持多种高速接口，在最新的QuartusII软件中，如果使用了这些高速接口，针对这些接口可以做出相应的管脚I/O约束，比如电平格式、差分或单端模式等等。而外围的PCB线路需要注意这些高速接口的匹配电路，具体匹配格式可以参照相关介绍。 |
[2006-2-23 10:42:01] |
| [问：liujiangah] |
CPLD芯片的输出波形如何保证没有毛刺 |
| [答：Timerr] |
采用同步设计消除毛刺为常用方法。
采用时钟同步组合逻辑，会消除输出端宽度小于时钟周期的毛刺。 |
[2006-2-23 10:42:39] |
| [问：afobbi] |
在FPGA应用中优化信号完整性，能具体举个实例介绍一下么？ |
| [答：Johnwei] |
讲课材料中已经有一些例子，比如像在FPGA中实现SPI4.2接口高速LVDS应用，高速memory接口等等都需要考虑信号完整性问题，以确保系统稳定可靠 |
[2006-2-23 10:43:19] |
| [问：yanzyzlh] |
当信号的数率为多高时，必须重视SI问题？ |
| [答：Daniel] |
没有明确答案。因为有时频率不高的信号同样有SI的问题。比如传输系统的Telecom bus总线用的19.44MHz时钟，频率不高，但通常上升沿，下降沿比较抖，同样容易出问题。推荐采用IBIS仿真 |
[2006-2-23 10:47:28] |
| [问：wangxiaodi] |
高频信号间的电阻一般选择多少？ |
| [答：Gary] |
根据电平标准的不同,选择不同的电阻作为匹配电阻.比如: LVDS和LVPECL的电阻网络不一样.还需要了解所在的IO BANK是否有on
chip terminal resistance.如果已经在IO内有匹配电阻,在外围电路上不需要加电阻来匹配.具体电平标准,请参看对应器件的handbook. |
[2006-2-23 10:48:11] |
| [问：reporter] |
有客户问,在stratixGX中如果既有PCI接口也有serdes接口(如2.5GHz),两者会不会有影响? |
| [答：Timerr] |
没有影响，如果担心可以采用周边空余引脚编程到地改善。 |
[2006-2-23 10:48:22] |
| [问：jack0321] |
2S60器件中同一个bank中可以放入两组LVDS模块吗？ |
| [答：Kevin] |
可以。同一个bank的I/O电平标准一致就可以了 |
[2006-2-23 10:48:36] |
| [问：shandong] |
请问在FPGA应用中,在信号处理时应注意那些问题?及最好的处理方法是什么? |
| [答：Johnwei] |
FPGA的外部接口设计时，需要注意电源地处理，匹配方式，信号线阻抗控制，合适的接口电平选择等等。
FPGA内部设计注意时序问题。 |
[2006-2-23 10:48:50] |
| [问：bmygg] |
刚才演示中，我看到您们在做lvds测试的时候用得是内部匹配电阻，但据我所知，似乎sII的内部匹配电阻方式不能支持1GHz，是这样么？ |
| [答：Jackson] |
StratixII器件如果使用LVDS接口，100Ω匹配电阻是由内部电路提供的。而LVDS接口能跑多大的速度是与器件型号相关的，StratixII器件支持最高达1Gbps速率的LVDS接口。 |
[2006-2-23 10:48:52] |
| [问：hefanpq] |
在quartus中显示的资源利用率代表真正的实际芯片资源使用么？？谢谢！ |
| [答：Gary] |
应该说在Fitter报告中显示的资源利用率就是实际的芯片资源使用情况.而逻辑综合报告中显示的却不一定(因为在布局布线中可能采用某种优化原则去优化). |
[2006-2-23 10:49:37] |
| [问：liu.zhibin] |
在FPGA应用中优化信号完整性常采用那些原理和方法 |
| [答：Daniel] |
1. 将未用用户I/O接电源或地
2. 分配管脚时注意分散开
3. 提供优质电源及好的电源滤波
4. 尽量使用FBGA等电感比较小的封装 |
[2006-2-23 10:51:16] |
| [问：kedimike] |
我们在使用高速FPGA的PCB板进行布线时应注意什么？如何布设信号线和电源？ |
| [答：Wayne] |
要注意的是信号完整性的考虑如 差分信号是否尽可能的靠近 高速信号线上有无线宽的变化,高速信号线是否比较宽,高速信号线上是否有过孔 等基本要求.
电源线应尽可能的宽,以减小电感效应和趋肤效应
对多电源系统应注意 跨越不同电源系统的信号的 处理 |
[2006-2-23 10:51:39] |
| [问：zcs_1] |
电源走线，电容的放置应遵守什么原则 |
| [答：Timerr] |
核电压走线要宽，引至中心部位放置大滤波电容
每边的每个VCCIO和VCCINT与地之间分别靠近摆放滤波电容，电容数量根据面积尽量给足。 |
[2006-2-23 10:52:13] |
| [问：crazyhead] |
引脚电容的测师方法？ |
| [答：Johnwei] |
芯片厂商在晶片封装时会进行充放电电容测试，测试值会公布在芯片手册中供用户查询 |
[2006-2-23 10:53:43] |
| [问：xiansb] |
Stratix II的封装有助于信号完整性的提高,具体体现在什么地方? |
| [答：Gary] |
Stratix II采用新的8层封装.
1.每个电源和地的焊球用4个过孔介入电源或者地.消除电感瓶颈.
2.减少封装电源/地平面的IO布线.降低电源分配的网络电感.
3.电源和地之间有更大的电容,便于高频滤波.
4.降低环路电感和走线交叉,降低传绕. |
[2006-2-23 10:54:40] |
| [问：wks-527] |
我的Cyclone芯片下载得起程序，但烧进去的程序没有作用，逻辑不对，请问我应该怎样去解决这个问题！ |
| [答：Wayne] |
检查 是否确实下载成功了 ,可以用示波器 观察各配置管脚的时续
检查配置电路是否按数据手册连接了 |
[2006-2-23 10:55:02] |
| [问：cuterain914] |
在应用中发现我的电路用的完全是同步设计，各模块使用的是来自同一时钟源的时钟，只是某些模块的时钟可能是该时钟源分频的时钟，在编译时还是会产生诸如CLOCLK
SKEW之类的waring,请问如何解决这类问题 |
| [答：Kevin] |
同步设计是指使用同一个时钟的同一个边沿（如上升沿）。如果是分频，一定要用PLL来实现。具体的warning要具体分析。 |
[2006-2-23 10:55:15] |
| [问：zcs_1] |
当总线很多时，怎样避免串扰？ |
| [答：Timerr] |
1。总线位宽很宽，选取芯片电源地线丰富的区块进行引脚分配，尽量分散排布，有条件中间留一些空余引脚接地。
2。多种总线注意根据速度分配不同的bank，最好高速和低速间插开 |
[2006-2-23 10:55:56] |
| [问：sunward] |
请介绍和 xilinx V2P100 相当的器件性能 |
| [答：Johnwei] |
Stratix GX EP1SGX40G可以提供20个高速通道，并且具有更好的信号完整性和更低功耗。同时你也可以考虑Stratix II
GX最新一代产品，有更好的信号完整性和更高性能。 |
[2006-2-23 10:57:06] |
| [问：bjxiong] |
您好，采用LVDS信号,是否对提高信号完整性有好处?Stratix II是否提供这种LVDS的I/O引脚? |
| [答：Johnli] |
是的，LVDS从物理层提高了信号抗干扰性能。Stratix II提供多达156 TX and 152 RX LVDS通道，性能高达1Gbps，
并且在内部采用专用电路实现，提供了高性能和高可靠性的保障，具体技术细节请参考StratixII 数据手册。 |
[2006-2-23 10:57:30] |
| [问：gaolon] |
高速系统中保持信号完整性,对FPGA的选型很重要,专家对此有和建议?那些型号的信号完整性能较好? |
| [答：Daniel] |
建议Altera的Stratix I/II系列。曾经有过对比测试，同样的速率，ALtera器件的眼图比竞争对手的要好。另外，客户自身的设计能力也很重要。 |
[2006-2-23 10:57:45] |
| [问：zd3713] |
在cyclone用于5v系统中，必须加限流电阻以及打开pci二极管，请问如果不打开二极管而只加一个比较大的电阻这样是否可以。
因为加二极管必须要上电配置后，而这种情况是不能完全保证的。 |
| [答：Jackson] |
内部嵌位二极管推荐是必需打开的，主要是满足PCI的电气特性。 |
[2006-2-23 10:57:51] |
| [问：szliu] |
如何抑制信号完整性的反射问题? |
| [答：Kevin] |
主要是考虑外部的阻抗匹配，同时也有可能是信号的驱动能力过大。可以修改FPGA的I/O管教的驱动电流和slow skew on/off设置。 |
[2006-2-23 10:58:17] |
| [问：kandyliuy] |
在设计pci-e的控制器方面，要求信号速度为2Gbps，信号完整性有什么特别方面要考虑？Altera有那款比较适合？ |
| [答：Gary] |
单片方案:Altera目前的Stratix GX和3月份将要公布的Stratix II GX比较适合您的应用.其他器件不支持2G以上的速度.
外挂PHY方案: Stratix II和Cyclone II都可以选择. 在PCI-E的解决方案中,Altera提供对应的开发板,你可以参考Altera对应的开发板的原理图.您可向当地的代理的FAE索取.
|
[2006-2-23 10:58:38] |
| [问：grxiajtu] |
Altera有那些软件可对进行电路建模仿真,并可得到满意的结果? |
| [答：Daniel] |
没有对电路的仿真工具。可应用第三方仿真工具，如Hyperlynx，Hspice等 |
[2006-2-23 11:00:26] |
| [问：taikonaut] |
请问altera是否计划把EEPROM功能集成到FPGA（例如lattice的做法）？ |
| [答：Daniel] |
目前没有 |
[2006-2-23 11:00:44] |
| [问：bjxiong] |
如何把FPGA的LVDS差分对映射至PCB设计的物理网络对? |
| [答：Wayne] |
对于FPGA中的LVDS信号 在做管脚锁定时 指定+信号到某个管脚(必须是支持LVDS的管脚,并且是+),然后做综合就可以了,这个管脚对应的PCB板的信号线就是LVDS
请注意按高速差分信号设计规范设计 |
[2006-2-23 11:01:01] |
| [问：pulan] |
AES密匙是怎么配置的？ |
| [答：Gary] |
You can look up AN341.
Step 1: Program Stratix II Device with Key
Step 2: Encrypt Configuration File & Store in Memory
Step 3: Receive & Decrypt Encrypted Configuration File |
[2006-2-23 11:01:28] |
| [问：yanzyzlh] |
能否推荐一些好的SI及处理方法的相关资料和书籍？谢谢 |
| [答：Johnwei] |
有一些信号完整性专家都有著作出版，必如Dr.Eric Bogatin的Signal Integrity-Simplified；Dr. Howard
Johnson的High Speed Digital Design-A Handbook of Black Maggic等等 |
[2006-2-23 11:01:30] |
| [问：yanheli] |
FPGA内部设计注意时序问题是不是很重要 |
| [答：Daniel] |
很重要，时序不对的话，系统不稳定 |
[2006-2-23 11:01:44] |
| [问：34BZL] |
如何降低PCB传输线所受到的电磁干扰(EMI)? |
| [答：Gary] |
通过Layout的走线(屏蔽)和器件选型来减少EMI. |
[2006-2-23 11:02:12] |
| [问：jack0321] |
但是2S60器件LVDS模块是通过FPLL实现的，我现在用bank1的CLK2和CLK3实现两组LVDS接收，软件编译不通过；如果使用FPLLCLK8和CLK2或FPLLCLK8和CLK3，软件则可以通过编译。请问怎么回事？ |
| [答：Kevin] |
FPLL的时钟输出与LVDS有一定关系（芯片硬件决定）。你可以查一下芯片的数据手册，会有详细说明FPLL的输出连接关系。 |
[2006-2-23 11:02:16] |
| [问：yanxiang] |
cyclone器件是否支持PCI 5V的电气环境？该如何做？ |
| [答：Daniel] |
支持。需要打开片内的clamp diode，同时外部串接电阻。在Cyclone的handbook有这方面的介绍 |
[2006-2-23 11:02:34] |
| [问：guoty] |
PECL应该是不能用100欧姆差分匹配电阻的。由于PECL在匹配电阻上有几十毫安电流通过，因此一般不能采样电阻分压，是吗？一定要用1.3V电源，我想用内核1.2V电源代替，行吗？ |
| [答：Timerr] |
确信PECL可以采用100欧姆差分匹配电阻，也可以采用电阻分压进行单端匹配。PECL的压差较小，电源电压在1.3V左右3～5%间，谨慎使用 |
[2006-2-23 11:02:36] |
| [问：zcs_1] |
在设计中最常用的端接方法是什么？ |
| [答：Johnli] |
stratixII suport the following on-chip termination method:
1.Differential termination (RD)
2.Series termination (RS) without calibration
3.Series termination (RS) with calibration |
[2006-2-23 11:04:04] |
| [问：nafata] |
信号完整性损伤主要包括反射、串扰、振荡、接地反弹等多个方面,一般来说,那个起主导作用,要首先加以考虑? |
| [答：Timerr] |
反射一般严重影响上下过冲，窃以为最为重要。
传扰属于间接干扰，经常经过地弹作用，也属于杂频效应，在多引脚同时翻转的情况下才会有较大危害。
地弹要小心，普遍存在。 |
[2006-2-23 11:05:42] |
| [问：kedimike] |
高速PCB布线时（双面板）是应该铺设地线网格，还是直接大面积铺铜？ |
| [答：Wayne] |
其实 是网格还是面 不是十分重要的 重要的是需要分析地回路 在关键的地回路上要有足够的面积以,要保证高速信号有最小的地回路环 |
[2006-2-23 11:06:22] |
| [问：gaolon] |
如何进行信号完整性的测试?为了取得好的结果,要注意什么问题? |
| [答：Johnwei] |
前期可以通过软件仿真，实际板子上可以通过高速示波器进行眼图测试。如果要进行问题定为还可能需要用TDR进行板子的阻抗测试等等。
要取得良好的结果，需要从设计一开始就注意信号完整性问题，通过仿真结果来确保PCB设计的良好特性，具体包括电源，PCB走线，接插件等等。当然选择一颗性能突出的芯片也很重要 |
[2006-2-23 11:06:31] |
| [问：crazyhead] |
1.引脚电容怎样在实验室作测试？
2.同步设计中仍有毛刺出现，如何处理？ |
| [答：Gary] |
1.引脚电容可以通过FPGA的底层电路来查看.在实验环境下不易做测试.
2.FPGA内部不存在分布电感和分布电容.存在毛刺是在所难免的.组合逻辑的输出一定会产生毛刺,常用主时钟对组合逻辑输出打一拍. |
[2006-2-23 11:07:52] |
| [问：szliu] |
如何降低信号完整性中的信号过冲和下冲?过冲的百分比要控制在多大较为合理? |
| [答：Jackson] |
信号在传输的过程中如果在接收端存在严重的反射现象，会出现振铃现象，形成信号的上冲和下冲。这种反射现象是由于信号传输线的阻抗不连续造成的，所以可以采用阻抗匹配的方式（源端或终端匹配）加以改善。有多种端接方式。比如：简单的并行端接、戴维宁（Thevenin）并行端接、主动并行端接、串行端接等等。至于要控制在什么样的程度，要考虑到信号反射过大，就会超过了器件的门限电压会造成器件的误操作。所以只要不超过器件门限电压就可以了。 |
[2006-2-23 11:08:40] |
| [问：hejoin] |
一直有个疑问，不同bank的io，用作一类信号使用，有什么需要注意的地方？ |
| [答：Timerr] |
可否给予举例？ |
[2006-2-23 11:09:00] |
| [问：hcxf001] |
对FPGA 我 不懂,但是先在我想学,我应该具备那些基础知识呢,应如何学习呢, |
| [答：Kevin] |
1、FPGA芯片的基本结构，市面上类似的入门书籍很多。
2、数字电路的基本知识。
3、设计输入的方法。如基本的原理图输入。硬件描述语言VHDL/verilog。大学内一般是VHDL，但实际使用的还是verilog居多。大学教育和实际有些脱节。
在深入一点：
1、同步电路设计方法。
2、FPGA的内部电路结构熟悉，如基本的RAM/ROM设置。PLL配置。
3、仿真技术和静态时序分析方法。 |
[2006-2-23 11:09:14] |
| [问：zhgxg] |
我对优化系统时序一直滤不出个规律，希望能有个形象化的操作程序可寻。 |
| [答：Daniel] |
请参考Quartus II handbook |
[2006-2-23 11:10:50] |
| [问：grxiajtu] |
为了保证信号完整性,请推荐一种较好的设计流程,谢谢! |
| [答：Johnwei] |
一开始就关注信号完整性问题，对芯片和接插件等等的选型就要考虑自己的设计目标速率。
要对信号完整性有一定的理论理解，在PCB设计时充分利用EDA工具进行仿真和分析，后期调试时能使用各种仪器进行测试，比如高速示波器，频谱分析仪等等。 |
[2006-2-23 11:11:26] |
| [问：wks-527] |
在SOPC的设计中，我设计了一个Avalon的主设备，他和Nios的data master以及instruction
master不一样的吗（需要在nios IDE中下载程序才起作用）？是不是按照avalon总线规则设计的Avalon的主设备只要下载了pof文件就能工作了！ |
| [答：Daniel] |
接口是类似的。pof文件和avalon总线没什么关系 |
[2006-2-23 11:11:35] |
| [问：nafata] |
请问，信号完整性损伤的起因及表现有多种多样,对于电路的互连所引起的,如何解决或补偿? |
| [答：Gary] |
一般在电路设计时,需要对高速信号的走线格外重视(等长或固定长度差等).但是信号完整性仍然会出现. 对于GX系列,可以用预加重和均衡的设置来补偿.
对于管脚带DPA的器件,可以用DPA来校准相差. |
[2006-2-23 11:12:41] |
| [问：pulan] |
采用USB-JTAG下载电缆有哪些好处啊？ |
| [答：Jackson] |
因为usb接口要快于并口速率，所以采用usb电缆可以提供下载速度，另外在使用内部逻辑分析软件SignalTapII和NIOS软件调试的过程中，可以加速分析调试的速度。 |
[2006-2-23 11:13:03] |
| [问：mysky] |
Altera有那些软件可对进行电路建模仿真,并可得到满意的结果? |
| [答：Kevin] |
常见的如modelsim。还有VCS、cadence公司的NCsim等。再深入需要学习tcl和system C和API接口设计等。 |
[2006-2-23 11:13:33] |
| [问：infor] |
对于占用器件逻辑资源不是很大的设计，是否需要logiclock技术？ |
| [答：Timerr] |
logiclock技术会在以下几方面帮助到你：
1 多模块性能固化，从而提高整体性能；
2 配合Incremental compilation有效提高设计和调试的效率；
3 优化后端布局布线，缓解局部逻辑资源密度紧张情况。 |
[2006-2-23 11:13:37] |
| [问：pulan] |
哪些系列FPGA可用NOIS II? |
| [答：Gary] |
Cyclone/II,Stratix/II, Stratix GX/II GX都可以的. |
[2006-2-23 11:13:45] |
| [问：zcs_1] |
请介绍一下有关降低功耗的方法？ |
| [答：Johnwei] |
Quartus V5.1中有专门的功耗优化选项，可以让用户在性能优先还是功耗优先之间作平衡。
另外用户在IO标准选择中，应该选择能保证正常工作下用最小的电流驱动，比如8mA lvttl能工作的话就不需要去选16mA或以上的电流驱动 |
[2006-2-23 11:15:33] |
| [问：Bill] |
在FPGA设计和仿真时,那种软件可得到较为满意的信号完整性? |
| [答：Daniel] |
要仿真信号完整性的话，需要第三方的软件。在FPGA设计时，主要是仿timing能不能满足要求 |
[2006-2-23 11:16:24] |
| [问：zcs_1] |
有没有外围电路的一些硬件资料，实例，原理图等等？ |
| [答：Timerr] |
www.altera.com网络上关于开发板的板块里面有原理图可以下载，呵呵，有很大的参考价值。
另外，可以根据具体的情况跟代理厂家的技术工程师联系，随时都可以。 |
[2006-2-23 11:17:40] |
| [问：kandyliuy] |
请谈谈StratixII和Xilinx Vertex IV在信号完整性方面的比较。 |
| [答：Johnwei] |
材料中有详细比较。straitix II 在引脚电容，眼图的眼张开度，抖动输出，边沿速率上都有明显的优势。SSN上Vertix IV稍好，但差距不大 |
[2006-2-23 11:17:56] |
| [问：jerryenttek] |
如何进行信号完整性的测试?为了取得好的结果,要注意什么问题? |
| [答：Kevin] |
最常用和有效的方法是观察信号的眼图。通过眼图的开闭得到直观的结果。通过眼高和眼宽来分析电压/地影响和时钟的抖动情况。 |
[2006-2-23 11:19:23] |
| [问：hejoin] |
譬如，两个bank的io均作为数据总线来用，而且这个数据总线是一个group，有什么需要注意的地方？时序逻辑方面有何特殊需求？ |
| [答：Daniel] |
尽量均匀分布在两个bank中，注意信号线之间的skew。 |
[2006-2-23 11:20:20] |
| [问：jerryenttek] |
Altera有那些软件可对进行电路建模仿真,并可得到满意的结果? |
| [答：Daniel] |
没有，需用第三方的电路仿真工具，如Hyperlynx，Hspice |
[2006-2-23 11:21:01] |
| [问：sage] |
fpga的发展方向怎么样? |
| [答：Gary] |
全球三大主流技术: 1. FPGA技术. 2. CPU技术. 3.
模拟技术. FPGA的发展方向? 前景光明. |
[2006-2-23 11:21:49] |
| [问：fcdeng] |
可否用手工对已布局布线的设计作较大调整，以充分利用low skew 资源，应如何做？ |
| [答：Timerr] |
采用chip editer进行fitter之后的设计调整，可以调整LE，PLL，IO的属性，连接关系和位置。
也可以做好logiclock进行模块化的位置调整。
不过，对布局布线的强力介入没有什么途径。 |
[2006-2-23 11:24:04] |
| [问：kandyliuy] |
功能仿真没有输出波形，但时序仿真输出完全正确 ，这是为什么？是不是哪没设置呀？ 我的并没有引脚配置，这不会有影响吧。 |
| [答：Kevin] |
应该是个设置上的小问题。但是你的描述太泛了，没有办法给出具体的指导。与引脚配置应该无关。 |
[2006-2-23 11:24:25] |
| [问：kandyliuy] |
怎样用fpga实时高效地采集开关量，并且要有防抖等措施，大家指导一下，怎样用VHDL实现？ |
| [答：Gary] |
抖动是对器件特性和硬件走线来保证的.时钟走全局时钟网络. |
[2006-2-23 11:24:28] |
| [问：jeffreymwu] |
从所示眼图来看两者的确相差很多,stratixII要好很多,这个比较可以排除布板和外围的优化吗? |
| [答：Johnwei] |
做眼图比较时的板子对stratix II 和Virtex IV采用同样的布板和外围优化。
StratixII有良好的眼图是源自芯片设计目标和方法。Stratix II把优化信号完整性作为很重要的设计目标，包括把IO进行分类使引脚电容尽可能小，这样Stratix
II其实在另外一些方面是作了一些牺牲的，比如不是所有的IO都支持高速LVDS接口。 |
[2006-2-23 11:24:54] |
| [问：ljd166] |
请问Quartus5中的仿真能不能看中间信号的波形在波形文件中添加以后，做功能仿真，但是所添加的想要看的中间信号的波形就没有显示,是不能看还是需要做何种设置，请指教 |
| [答：Daniel] |
可以，需要reserve这个节点。或者引到输出管脚观看波形 |
[2006-2-23 11:25:37] |
| [问：jerryenttek] |
高速系统中保持信号完整性,对FPGA的选型很重要,专家对此有何建议?哪些型号的信号完整性能较好? |
| [答：Daniel] |
推荐Stratix I/II。眼图比竞争对手的好 |
[2006-2-23 11:26:22] |
| [问：yr_215] |
使用logiclock技术是否可以提高fitter的速度，缩短fitter时间？ |
| [答：Gary] |
是的. Logiclock区域中的电路在没有改变的情况下.不会使用编译时间. |
[2006-2-23 11:26:57] |
| [问：pulan] |
请问怎么来做功耗估算的？ |
| [答：Kevin] |
有几种方法。一是用quartus的内嵌工具powerplay（在菜单tool->powerplay）。如果输入仿真波形文件可以得到更为精确的结果。二是用altera的功耗估算excel表格，可以在设计初期进行一个估算。 |
[2006-2-23 11:27:18] |
| [问：infor] |
在PCB设计过程中，造成传输线阻抗不连续的原因又哪些？ |
| [答：Jackson] |
在PCB走线中，会存在带状线和微带线两种形式，根据这两种传输线阻抗计算公式可以得知，与PCB介电常数、走线宽度、走线厚度、PCB板厚度等因素有关。 |
[2006-2-23 11:27:34] |
| [问：mahatma] |
请问: 请问EP1C系列下载线原理图能否提供? |
| [答：Kevin] |
altera网站上有 |
[2006-2-23 11:27:59] |
| [问：meria] |
cyclone 器件编程下载采用ps模式好还是as模式好，这两种模式的区别及各有什么优缺点 |
| [答：Wayne] |
AS 是主动型的
PS 是被动型的
两者使用的配置芯片有所不同
一般用AS 当用CPU或PLD配置ＦＰＧＡ时 一般用ＰＳ模式 |
[2006-2-23 11:28:25] |
| [问：tsmc35] |
信号完整性包括芯片,器件封装以及PCB等几方面的影响,专家对PCB所引起的影响到信号完整性的因素有何对策? |
| [答：Johnwei] |
用户在进行PCB设计的时候就需要考虑信号完整性问题，尽可能使PCB引入的信号完整性问题比较小。
需要选择性能比较好的器件，给PCB设计留出比较充裕的余量。 |
[2006-2-23 11:28:30] |
| [问：hefanpq] |
对FPGA芯片的配置中，可以采用AS模式的方法，如果采用EPCS的芯片，通过一条下载线进行烧写的话，那么开始的"nCONFIG,nSTATUS"如何处理？是否要手动调节？？？ |
| [答：Timerr] |
上拉，要是考虑多种配置模式，可以采用跳线设计。
上拉电阻的阻值可以采用10K |
[2006-2-23 11:29:12] |
| [问：Bill] |
为了保证信号完整性,请推荐一种较好的设计流程,谢谢! |
| [答：Daniel] |
FPGA选型；原理图设计；仿真；分配管脚；PCB设计 |
[2006-2-23 11:29:21] |
| [问：january] |
CPLD为和FPGA是否都可以用MAXPLUSⅡ进行设计 |
| [答：Kevin] |
不行。现在同一使用quartus软件。在altera的网站上可以下载quartusII的网络版本。 |
[2006-2-23 11:29:44] |
| [问：infor] |
FPGA器件的上电瞬间电流为什么回比较大，是不是跟它内部逻辑有关？ |
| [答：Timerr] |
内核启动的瞬态电流需求，引脚没有这个需求，很多平台级芯片都这样 |
[2006-2-23 11:30:40] |
| [问：meria] |
cyclone 配置芯片的大小如何选取 |
| [答：Jackson] |
cyclone的可选配置芯片有EPCS1、EPCS4、EPCS16、EPCS64、EPC2和EPC4。建议您登陆Altera的网站，可以查询到不同类型cyclone芯片对应的配置芯片。 |
[2006-2-23 11:31:00] |
| [问：ljd166] |
怎么使用FPGA的PLL啊？我用了3个PLL，可是编译时出错：说其中一个，不管怎么选pre-scale divider：n和feedback
factor：m都无法实现你想要的分频/倍频而我想要的倍频是输入15MHz，输出30MHz
fpga配置的时候要用内部晶振提供脉冲给DCLK那fpga内部晶振的开与停止是否要设置呢??? |
| [答：Gary] |
不同FPGA的PLL特性不同.
与你使用的FPGA的型号和速度等级都有关.你可以把你的问题发到garydeng@cytech.com,他会帮你定位这个问题. |
[2006-2-23 11:31:02] |
| [问：man_power] |
信号迟延会导致信号接收混乱,如何避免? 迟延的最低水平应为多少才合理? |
| [答：Daniel] |
避免延迟，走同样路径，让迟延尽量一样。迟延的最低水平取决于信号速率及接受电路 |
[2006-2-23 11:31:30] |
| [问：tsmc35] |
Stratix II的封装有助于信号完整性的提高,具体体现在什么地方? |
| [答：Johnwei] |
引入片内去耦合电容；对IO bank的功能进行分类降低引脚电容，优化的电源分布网络设计比如更多的封装层数，每个电源地脚采用四个过孔来去除瓶颈等等。
详细信息在讲座中都有。 |
[2006-2-23 11:31:53] |
| [问：xbao] |
不同速率的总线，分别至于不同的bank中，还是混合分配对信号完整性有利 |
| [答：Daniel] |
分别置于不同的bank中好些 |
[2006-2-23 11:32:56] |
| [问：hejoin] |
我很关心芯片的加密特性，专家能否说说芯片对知识产权保护方面的措施和如何有效防止被盗版？ |
| [答：Timerr] |
三种方式：
1 采用STRATICSII内嵌的加密方案，128位密钥flash存储，无需外部续航电源，效果100分；
2 利用CPLD高密度无外部加载特性，分配关键设计的部分逻辑到CPLD中，效果90分；
3 加载FPGA过程中采用CPU和CPLD加密设计，防止加载数据流被直接破译，效果80分； |
[2006-2-23 11:34:28] |
| [问：yr_215] |
怎么进行逻辑资源占用的估算？ |
| [答：Wayne] |
一般是根据综合布局布线后的报告来估算的 一般是不要使用超过７０％ |
[2006-2-23 11:34:58] |
| [问：yr_215] |
ALTERA都有哪些FPGA是支持加密的？ |
| [答：Timerr] |
stratixII内部嵌有flash可以存储128位密钥，并对加载数据流进行实时解密，无需外加电池。
CycloneII和Cyclone可以支持外围加CPLD的方式进行64密钥加密，有IP提供支持。 |
[2006-2-23 11:36:31] |
| [问：bmygg] |
另外还有一个问题，在其他厂家的FPGA资料中，经常提到System gate这个概念，我的理解是说FPGA内部的资源在执行某些特定逻辑的时候等效的ASIC门数？那么是执行哪些逻辑给出的量化指标呢？因为我想，对于不同的逻辑，等效的结果应该差异很大。 |
| [答：Gary] |
ASIC门,System Gate和LE,MC没有绝对等效的关系. 给你一组近似的公式吧.
32MC=600 System Gate 1 MC=1.3
LE LE=6--12 ASIC 门. |
[2006-2-23 11:36:55] |
| [问：kedimike] |
altera什么时候会推出支持MMU的器件？ |
| [答：Daniel] |
会支持，但目前不知确切时间 |
[2006-2-23 11:37:23] |
| [问：nafata] |
另外，考虑到信号完整性,如何来选择器件的工作频率?端接元件的布局以及电路的互连需要考虑什么? |
| [答：Johnwei] |
器件有支持的最高频率限制，在范围内都可以正常工作。
端接元件靠近接受侧放置，端接方法参考各自电平标准的推荐。
电路的互连最主要考虑阻抗的连续性，确保到达接受点时还有足够的幅度和抖动裕量 |
[2006-2-23 11:38:53] |
| [问：infor] |
信号一般在什么时候会发生反射？ |
| [答：Gary] |
在电阻网络不匹配时,发生发射现象. |
[2006-2-23 11:39:36] |
| [问：xiansb] |
信号完整性包括芯片,器件封装以及PCB等几方面的影响,专家对PCB所引起的影响到信号完整性的因素有何对策? |
| [答：Daniel] |
目前这方面的资料很多，建议先去网上搜一下。概括来说就是：叠层，阻抗匹配，信号回流等。可借助电路仿真工具进行仿真 |
[2006-2-23 11:40:13] |
| [问：guoty] |
PCB上是不是应该将所有得核心电源连在一起，其他电源是否也应该这样？ |
| [答：Timerr] |
芯片的VCCINT连在一起，相同bank的VCCIO连在一起，如果都一样，全部连在一起好了，ALTERA的FPGA内嵌有POR管理，简化了PCB对于上电顺序的考虑。 |
[2006-2-23 11:40:19] |
| [问：guoty] |
我得外设是5V的，直接联接到FPGA行不行？ |
| [答：Kevin] |
MAX3000/7000可以。但FPGA不行。 |
[2006-2-23 11:40:37] |
| [问：mysky] |
Altera的Stratix II FPGA在电路设计时采用了那些措施能保证有优化的信号完整性? |
| [答：Johnwei] |
Stratix II 从晶片设计到封装设计都采取了优化措施保证优秀的信号完整性。具体请参看前面的回答以及讲座材料。 |
[2006-2-23 11:41:02] |
| [问：huangsp] |
cyclone II 中NIOSII频率能跑到多少,其功耗与频率由怎样的关系? |
| [答：Wayne] |
ＮＩＯＳＩＩ有三种ＣＯＲＥ分别是标准型 经济型 和 增强型 最高可以跑到２００ＤＭＰＳ
速度越快 功耗越高 详细情况 请查阅相关手册 |
[2006-2-23 11:41:51] |
| [问：mayongtao] |
fpga芯片在数字信号处理方面的应用是不是不如dsp芯片呢？ |
| [答：Daniel] |
有这样的情况，所以很多FPGA已嵌入了DSP模块，增强了处理能力。 |
[2006-2-23 11:42:35] |
| [问：sika] |
用modelsim做时序仿真，调用*.sdo文件之后所作的仿真波形，为什么看不到具体的信号延迟？而在actel的libero中调用modelsim做时序仿真，能很明显的看出信号的相对延时。 |
| [答：Jackson] |
SDO文件包含了工程标准延迟信息，在正确调用.vo文件实现时序仿真，是可以看到信号延迟的。不知道您是否采用正确的步骤来做时序仿真。我可以给你留个邮件地址，您跟我联系，我可以发给你一份相关文档供您参考。jacksonyang@cytech.com |
[2006-2-23 11:43:02] |
| [问：mysky] |
为了保证信号完整性, Stratix II FPGA在应用时要采用那些合适的工作条件? |
| [答：Johnwei] |
外围的工作条件比如温度电源等等只要满足芯片手册上的要求即可。
用户对电源、时钟以及PCB布局布线应该加以注意 |
[2006-2-23 11:43:15] |
| [问：sunward] |
ALTERA的LPM_COUNTER怎样设置可以导入计数初值？？？ 是采用ALOAD还是SLOAD，
DATA[15..0]怎样设置才能导入计数初值？ |
| [答：Gary] |
在ALOAD有效时,写入初值. |
[2006-2-23 11:44:09] |
| [问：34BZL] |
PCB的布局有何措施来降低信号的串扰? |
| [答：Daniel] |
注意信号的回流；增加信号线之间的间距，减少平行长度；使用阻抗匹配降低干扰源 |
[2006-2-23 11:44:45] |
| [问：psong
20032001] |
有没有适合学校学生开发用的FPGA？ |
| [答：Timerr] |
FPGA和CPLD都是N多次可编程重复使用的FPGA，学校学生开发使用都是合适的。
从价格角度看，CycloneII和Cyclone系列性价比非常好，又可以支持主流的NiosII和DSP开发，覆盖了很宽的应用领域，高速方面可以到达700M左右，适用于学校。
另外ALTERA的开发板外设丰富，性能优越可靠，有详细的说明和软硬件支持，学校不妨直接选用。 |
[2006-2-23 11:45:17] |
| [问：infor] |
如何判定芯片是否需要散热片？ |
| [答：Gary] |
Altera提供功耗计算表,你可以从www.altera.com下载.用来估算器件在工作时的功耗.一般查过3W,需要考虑风扇或散热片散热. |
[2006-2-23 11:45:56] |
| [问：bmygg] |
SII是基于ALut结构的，我看到一般来说等效的LE就是1.5*Alut，那么请问，这个1.5的系数是不是来源于Alut的灵活性（相对于4-lut，有时候会比较节省），LE的概念就是否就是一个4-lut加上一些寄存器和互联等资源组成？是否相当于xilinx的LC的概念？ |
| [答：Daniel] |
对 |
[2006-2-23 11:46:32] |
| [问：yr_215] |
对于十几兆的数字电路而言，信号完整性的影响是怎样的？需要考虑吗？我们使用的是stratix |
| [答：Johnwei] |
十几兆的数字电路一般来讲不需要专门考虑信号完整性。根据信号类型提供标准的端接即可。 |
[2006-2-23 11:46:38] |
| [问：mc68hc
908qy4] |
如果超出芯片的参考值,如温度等,是否芯片有保护? |
| [答：Gary] |
没有.
你需要根据你的需要选择器件的类型,altera提供商业级,工业级和扩展温度级的同种型号的芯片. |
[2006-2-23 11:48:56] |
| [问：andyruan] |
有免费的PCI的IP包吗? |
| [答：Gary] |
IP都不是免费的.需要买开发板(送IP)或者直接购买IP的方式来购买. |
[2006-2-23 11:50:05] |
| [问：edwerd] |
遇到CPLD/FPGA内部宏单元或逻辑单元使用高达95％，系统出现不稳定工作状况，或者说每次重新编译程序代码或更改一点点无关紧要的代码后进行布线综合，会不会出现故障，每次都会有较大差异，导致系统工作不稳定。 |
| [答：Kevin] |
系统的不稳定与资源使用率无关。很有可能是由于资源紧张导致布线的时序紧张或者不满足。你可以加上适合的时序约束，如TSU/TCO和FMAX等，每次布线后要检查静态时序分析结果 |
[2006-2-23 11:51:56] |
| [问：pulan] |
请问maxII比其他cpld的优势在哪？ |
| [答：Timerr] |
maxII采用先进工艺设计，成本低，集成度高，最多有4个bank，支持PCI接口，逻辑利用率高达90%，有效克服从前CPLD引脚对应逻辑资源少的缺点，内部嵌入8Kbitflash为用户提供小量信息（如版本号，配置字等）的便利。
最高可以到2千多个LE，使CPLD能够独当一面，不再只是板级辅助器件 |
[2006-2-23 11:53:40] |
| [问：infor] |
工业级跟军用级芯片有哪些区别？ |
| [答：Gary] |
主要是筛选的标准不一样,成品测试的工艺标准不一样.
主要是: 温度范围,电压范围和工艺要求.
军用级芯片的测试条件更多. |
[2006-2-23 11:57:26] |
| [主持人：ChinaECNet] |
恭喜您， 北京科泰达通科技有限公司的lhfchina经过电脑抽奖您在本次座谈中获得一部MP4播放器。请网名为lhfchina的用户与中电网联系(8610-82888222-7008
或 lilin@chinaecnet.com)。 |
[2006-2-23 11:58:10] |
| [问：hcxf001] |
他为什么会产生眼图呢,眼图有什么作用呢,我应该如何观察和分析眼图呢 |
| [答：Johnwei] |
眼图是大量的示波器采样，以固定的间隔进行采集、覆盖，产生一种张开来测量垂直方向电压质量以及水平方向时序余量的图形。形状上看起来象一只眼睛。
通过观察眼图，你可以很直观看到信号的质量，包括幅度，噪声，抖动信息等等。 |
[2006-2-23 11:58:22] |
| [问：guoty] |
如果我只需要传输单个脉冲(上升沿定时要求严格），是否需要考虑完整性？ |
| [答：Timerr] |
是的，充分利用芯片引脚驱动能力设置，可以改善上升时间，做好板级匹配，降低过冲。 |
[2006-2-23 11:58:23] |
| [问：fcdeng] |
Altera FPGA的GSR pin是直接连接到全局资源再到每个DFF？ 这样reset_n退出复位时正好有主时钟的上沿，会造成部分DFF复位不成功怎么办？ |
| [答：Daniel] |
是通过全局资源。这要取决于时钟的setup时间 |
[2006-2-23 12:01:20] |
| [问：bmygg] |
刚才讲到采用钳位二极管和线流电阻使cyclone匹配5v电平，请问这种策略对其他器件（CII,SII,MII等）是否可以采用？我记得好像SII的手册上没有提到这一点？ |
| [答：Daniel] |
可以参考 |
[2006-2-23 12:01:41] |
| [问：yr_215] |
有没有什么办法缩短编译、适配等等的时间，还有仿真的时间。 |
| [答：Kevin] |
对于编译，你指的是包括综合/布局布线吧。在assignments->Settings下有一些选项可以起到作用。
配置时间：与下载线的种类有关，与配置方法有关AS/PS/FPP等。
仿真时间：仿真的速度与仿真软件/电脑硬件配置有关。当然市场上有硬件仿真加速卡等可以用，但主要是用于ASIC验证 |
[2006-2-23 12:02:01] |
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